该组件面向下一代加速芯片，不再单纯追加堆叠层级，而是通过更高信号速率和基础裸片内置内存控制器，改善带宽、功耗与芯片面积利用。
8月31日，三星电子的一项HBM定制动作进入多来源视野：该公司正为英伟达制作一款8层低堆叠HBM，引脚速率位于17~18Gbps区间，产品称谓同时包含NVHBM与HBM4E，表明该方案与通用HBM路径不完全相同。
低堆叠设计的考虑之一是减少DRAM Die数量，从而提高生产良率、压低成本并扩大供货规模；较高的引脚速率则用于缓解AI加速器的内存墙约束，提高实际吞吐量。架构方面，NVHBM将内存控制器从GPU计算裸片转移到HBM基础裸片，相关说明列出的量化效果为带宽增加约30%、功耗降低约15%，同时最多可释放计算裸片25%的面积。
产业侧的另一条线索来自TrendForce相关研究：DRAM供需失衡预计会持续到2027年，而原生HBM4E验证节奏尚存变数，因此英伟达调整Rubin Ultra项目的内存组合。原先接近统一的HBM4E 12层设想，变为同步比较HBM4E 8层、HBM4 12层与HBM4 8层三种选择。三星由于同时覆盖存储器制造与先进代工环节，可在基础裸片修改、DRAM适配以及整体交付上承担更多定制工作。